日経エレクトロニクス 2000/07/03号

新製品ニュース
CPLDに最適化したCPUコア 回路規模は2万5000ゲート

 米Altera Corp.は,同社のCPLD(complex programmable logic device)「APEX」に最適化した独自アーキテクチャのCPUコア「Nios」を発売した。RTL(resistor transfer level)のHDLで記述したいわゆるソフト・タイプ・コアである。 命令は16ビットの固定長。1サイクルで1命令を実行する。パイプラインは5段。最大50MHzで動作する。(65ページ掲載記事から抜粋) *テキスト版記事の文字数:743文字

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【記事に含まれる分類カテゴリ】
エレクトロニクス > CPU・LSI製品・技術 > CPU・マイコン
エレクトロニクス > CPU・LSI製品・技術 > IC・LSI
【記事に登場する企業】
米アルテラ社
update:19/09/26