日経マイクロデバイス 2001/07号

技術レター[LSI製造&LSI設計]
50nm以下のMOS FETや ひずみSiに注目が集まった 「VLSI Technology」

 2001年6月12日〜14日に京都で開かれた「2001 Symposium on VLSI Technology」では,ゲート長50nm以下のプレーナ型MOS FETに関する試作結果やシミュレーション結果が相次いだ。これまでは0.1〜0.07μmでMOS FETが限界に達する可能性が指摘され,新構造の検討が活発化していた。(31ページ掲載記事から抜粋) *テキスト版記事の文字数:576文字

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関連カテゴリ・企業名
【記事に含まれる分類カテゴリ】
エレクトロニクス > CPU・LSI製品・技術 > IC・LSI
【記事に登場する企業】
米AMD社
update:19/09/26