日経マイクロデバイス 2004/01号

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米Montereyのデザイン・プランナを活用し 東芝が800万ゲートSoCを一発設計

 米Monterey Design Systems, Inc.は,同社のデザイン・プランナ(バーチャル・プロトタイピング・ツール)を使って,東芝が「MeP(Media embedded Processor)」コアを含むSoC(system on a chip)の設計に成功したと発表した。このチップは6層配線の0.13μmプロセスで製造する。回路規模は800万ゲートで,151個の大規模回路ブロックを含む。(116〜117ページ掲載記事から抜粋) *テキスト版記事の文字数:336文字

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関連カテゴリ・企業名
【記事に含まれる分類カテゴリ】
エレクトロニクス > エレクトロニクス設計・製造 > 設計(エレクトロニクス)
【記事に登場する企業】
東芝
米モントレー・デザイン・システムズ社
update:19/09/26